關於此課程
本課程面向 IC 設計、EDA、驗證與 CAD flow 相關工程師，聚焦 AI 如何實際進入半導體設計流程。課程不只是 PyTorch 入門，而是透過公開 EDA / VLSI ML 資料集與開源 RTL-to-GDS 工具，說明如何建立設計資料表示、如何進行 congestion / DRC / IR-drop / QoR prediction、如何解析 EDA report，以及如何把 AI 與 rule checking、規格文件與人工審查流程結合。課程適合希望理解 AI for IC / EDA 導入方法、PoC 規劃與工程風險控管之在職人士。
本課程定位為「設計端與 EDA 流程的 AI 工程導入課」。PyTorch 是示範工具，不是課程終點；課程重點在於讓 IC / EDA / 驗證工程師理解：半導體設計資料如何被轉成模型可處理的張量、圖、表格或影像表示，模型如何支援 congestion / DRC / IR-drop / logic synthesis / rule checking 等工程判斷，以及 AI 系統如何與既有 EDA flow、規格文件、rule table 與人工審查流程整合。
課程採用公開 EDA / VLSI ML 資料與開源工具進行示範：CircuitNet 用於 backend prediction；OpenABC-D / EPFL benchmark 用於 logic synthesis 與 QoR 預測；OpenROAD Flow Scripts、SkyWater SKY130 PDK、NanGate45 / FreePDK45 用於 RTL-to-GDS 與開放流程理解；ISPD 2015 benchmark 用於 placement / routability 問題語境。
關於課程
• 計畫名稱：115年度半導體國際連結創新賦能計畫
• 指導單位：經濟部產業發展署
• 主辦單位：財團法人資訊工業策進會
• 執行單位：MakerPRO
• 開課時間：2026年 9-10月 09:30-16:30（待定）
• 上課地點：資展國際（台北市大安區復興南路一段390號2樓，近大安捷運站）
• 招生對象：半導體在職人員
• 最低開課人數：10人
• 上課費用：NTD 15000元
【補助辦法】
1. 半導體業大型企業補助5成；
2. 半導體業中小企業全額補助（實收資本額新台幣1億元以下，或員工數未滿200人）
課綱規劃
第一日
| 時數 | 單元 | 內容重點 | 使用教案 | 教學方式 |
|---|---|---|---|---|
| 09:30-10:30 | IC / EDA AI 導入總覽 | 設計端 AI 的可行場景：QoR prediction、congestion / DRC / IR-drop prediction、logic synthesis guidance、AI-assisted rule checking；導入失敗原因 | 四個案例總覽 | 產業情境講解 |
| 10:30-12:00 | PyTorch 最小必要基礎 | Tensor、Dataset、DataLoader、Model、Loss、Training loop、evaluation；用簡化 QoR 表格資料展示模型訓練流程 | OpenABC-D / synthetic QoR table | 示範教學 |
| 13:00-15:00 | EDA 資料表示與特徵工程 | RTL / netlist / AIG / DEF / LEF / report / log / map 的資料表示；表格、圖、影像三種模型輸入形式 | OpenABC-D、OpenROAD | 流程拆解 + demo |
| 15:00-17:00 | Backend map prediction | CircuitNet 中 congestion、DRC、IR-drop 等任務；layout map、label map、模型輸出與工程判讀 | CircuitNet | 影像 / map demo |
第二日
| 時數 | 單元 | 內容重點 | 使用教案 | 教學方式 |
|---|---|---|---|---|
| 09:30-11:00 | Logic synthesis 與 QoR 預測 | synthesis recipe、area / delay / node count、QoR trade-off；如何用 ML 輔助 early-stage exploration | OpenABC-D + EPFL | 程式 demo + 指標判讀 |
| 11:00-12:30 | OpenROAD Flow 與公開 PDK 教案 | 以 OpenROAD Flow Scripts、SKY130 / NanGate45 說明開源 RTL-to-GDS；抽取 timing、wirelength、DRC、utilization、overflow 等 metrics | OpenROAD + SKY130 / NanGate45 | 流程示範 |
| 13:30-15:00 | AI-assisted Rule Checking | rule table、datasheet、schematic checklist、error log、修正建議；rule-based + AI / RAG 架構 | 公開 rule 範本 / synthetic checklist | 案例拆解 |
| 15:10-16:10 | IC / EDA AI PoC 工作坊 | 定義問題、資料欄位、標籤、評估指標、human-in-the-loop、風險控管；完成 PoC 檢核表 | 四個案例整合 | 工作坊討論 |
教案設計總覽
| 教案 | 公開資料 / 工具 | 核心任務 | 對應 IC / EDA 問題 | 建議模型 / 方法 | 課堂成果 |
|---|---|---|---|---|---|
| 案例 1 | CircuitNet | Backend map prediction | congestion、DRC violation、IR-drop 等 early prediction | CNN / U-Net 概念、image-to-image prediction、domain metric | 理解 layout / map 類資料如何進入 PyTorch |
| 案例 2 | OpenABC-D + EPFL Benchmark Suite | logic synthesis QoR / optimization prediction | 不同 synthesis recipe 對 area / delay / node count 的影響 | MLP、Random Forest、XGBoost、Graph Neural Network 概念 | 建立 logic synthesis QoR 預測 demo |
| 案例 3 | OpenROAD Flow Scripts + SKY130 / NanGate45 | 開源 RTL-to-GDS flow 與 report / metrics 分析 | 從 RTL 到 placement / routing / QoR report 的資料抽取 | pandas report parser、baseline regression / classification | 理解 EDA flow 資料如何形成 AI 訓練表 |
| 案例 4 | 公開 rule table / synthetic schematic checklist | AI-assisted rule checking | 規格表、datasheet、連接規則、error log 與修正建議 | rule-based + embedding / RAG + classifier | 形成設計驗證助理 PoC 架構 |
案例一：CircuitNet – Backend Design Map Prediction
定位：作為課程中最能代表 AI for IC backend 的案例。CircuitNet 是面向 VLSI CAD / EDA ML 的公開資料集，可用於說明 routing congestion、DRC violation、IR-drop 等 design-stage prediction 任務。
| 項目 | 教案內容 |
|---|---|
| 資料特性 | CircuitNet 為公開 VLSI CAD / EDA ML 資料集，資料來自開源設計與多種工具流程，支援 congestion、DRC violation、IR-drop 等 backend prediction 任務。 |
| 教學問題 | 在完整 routing / signoff 前，能否用早期 layout / placement feature 預測 congestion、DRC hotspot 或 IR-drop 風險？ |
| 示範流程 | 讀取 sample map -> 視覺化 feature / label -> PyTorch Dataset -> 簡化 CNN / U-Net 概念 -> prediction map -> heatmap 判讀。 |
| 模型選擇 | CNN / U-Net 作為 map-to-map prediction 概念；若時間有限，可用預先訓練結果或小樣本 demo。 |
| EDA 指標 | 不能只看 pixel accuracy；需討論 hotspot recall、false alarm、工程複判、early-stage pessimism。 |
| 產業連結 | 對應 APR / physical design 團隊常見問題：routing congestion、DRC hotspot、IR-drop risk、迭代成本過高。 |
案例二：OpenABC-D + EPFL Benchmark – Logic Synthesis QoR Prediction
定位：用於讓學員理解 AI 不只應用於影像或 layout，也可以支援 logic synthesis、recipe selection 與 QoR trade-off。
| 項目 | 教案內容 |
|---|---|
| 資料特性 | OpenABC-D 是以 Yosys-ABC 合成開源硬體 IP 所生成的大規模公開資料集；EPFL Benchmark Suite 提供多種 combinational circuits，含 Verilog、VHDL、BLIF、AIGER 格式。 |
| 教學問題 | 不同 synthesis recipe 對 area、delay、node count、logic depth 等 QoR 有何影響？能否用 ML 預測較佳合成設定？ |
| 示範流程 | 讀取 recipe / QoR table -> 特徵編碼 -> baseline model -> QoR 預測 -> 比較 predicted best recipe 與實際 QoR。 |
| 模型選擇 | MLP / Random Forest / XGBoost 作為入門；Graph Neural Network 作為進階概念，不一定現場實作。 |
| EDA 指標 | area、delay、logic level、node count、runtime；重點是 trade-off，而非單一 accuracy。 |
| 產業連結 | 對應前端 synthesis、architecture exploration、EDA parameter tuning、design-space exploration。 |
案例三：OpenROAD Flow + Open PDK – RTL-to-GDS Report / Metrics Analysis
定位：用開源工具讓學員看見 AI 訓練資料如何從 EDA flow 中產生。課程不需要現場跑完整大型 flow，可用預先產生的 report / log / metrics 做 parser 與模型示範。
| 項目 | 教案內容 |
|---|---|
| 資料 / 工具 | OpenROAD Flow Scripts 是公開 RTL-to-GDS flow；SkyWater SKY130 PDK、NanGate45 / FreePDK45 可作為公開 PDK / cell library 語境。 |
| 教學問題 | EDA flow 產生大量 report：timing、wirelength、utilization、overflow、DRC、route status，如何整理成可分析的資料表？ |
| 示範流程 | 展示 OpenROAD flow stages -> 讀取範例 report -> pandas parser -> 建立 metrics table -> baseline regression / classification。 |
| 模型選擇 | 資料表模型即可：Linear Regression、Random Forest、XGBoost；重點是從 report 到 dataset 的工程化流程。 |
| EDA 指標 | WNS / TNS、wirelength、utilization、congestion overflow、DRC count、runtime、power / area / timing QoR。 |
| 產業連結 | 對應 CAD flow dashboard、early QoR prediction、flow tuning、design regression monitoring。 |
案例四：AI-assisted Rule Checking – 電路規則、規格文件與設計審查助理
定位：本案例連結講師既有的電路圖驗證與 AI assistant 經驗。由於真實 schematic / datasheet 常涉及機密，教案使用公開規格片段、公開 rule 範本或自製 synthetic checklist；重點是教導架構與判讀，不觸碰企業設計資料。
| 項目 | 教案內容 |
|---|---|
| 資料來源 | 公開 datasheet 片段、公開 design rule / checklist 範本、自製 synthetic schematic connectivity table、公開 EDA log 範例。 |
| 教學問題 | 如何把 rule table、pin constraint、power sequence、interface spec、error log 轉成 AI 可查詢、可比對、可提示修正的系統？ |
| 示範流程 | rule table 建立 -> 文件切分 / embedding -> rule-based check -> AI explanation -> human review -> 修正建議紀錄。 |
| 方法組合 | Rule-based verification + Retrieval-Augmented Generation + classifier / reranker；強調「AI 輔助審查」，不是自動簽核。 |
| 評估指標 | rule coverage、false alarm、missed violation、review time、engineer acceptance rate。 |
| 產業連結 | 對應 schematic review、datasheet checking、interface compatibility、設計審查與新人訓練。 |
講師介紹
學 歷：國立臺北科技大學 電子工程博士
專 長：人工智慧、軟硬體共同設計、物聯網
經 歷：
- 國立臺北科技大學電資學院 研究助理教授
- 在台灣ICT產業服務(2009~2017)
- 在台灣軟體開發業界服務(1993~2009)
- 國立臺北科技大學電資學院 專案助理教授
學員評分和評論
